近年來隨著人工智慧相關的應用崛起，對於高效能且低功耗的AI智能演算法硬體需求大增，雖然以往能透過元件和線路微縮的方式來提升硬體效能，但現今因為摩爾定律(Moore’s Law)的發展逐漸緩和，微縮對硬體帶來的效能提升不再顯著。因此，下世代AI晶片設計的方向必須由原先的Technology-Driven轉為Application-Driven，來突破傳統Von Neumann架構下的設計瓶頸。晶圓廠除了根據不同的應用面來定義與調整製程參數之外，也配合系統領域的大趨勢來訂定下世代的製程與記憶體技術的目標；系統端則針對不同應用面整合晶圓廠所提供的客製化晶片，對硬體帶來超越單純微縮電路所不能及的效能提升。

從系統應用端切入來看，針對AI智能演算法、超越傳統馮.諾伊曼(Beyond von-Neumann)架構與具深度運算感測器架構之硬體設計有著下列幾項設計的瓶頸，是分項計畫A中各分項計畫需要突破的。

A1：缺乏軟硬體整合平台、系統評估及最佳化技術。

A2：傳統的Von Neumann架構有著內存牆(Memory wall)的瓶頸。

A3：高規格及高影格率影像感測器之傳輸瓶頸。

A4：定義仿神經運算之架構與規格。

A5：超高效影像處理與電腦視覺的記憶體頻寬瓶頸。

針對上述設計瓶頸，分項計畫A的目標以前瞻運算系統架構與晶片設計方法來推動半導體技術，並基於台積電所提供之先進製程以及新興記憶體元件技術來進行設計。前瞻運算系統架構目標為一結合記憶體內運算(Computing-In-Memory, CIM)、感測器內運算(Computing-In-Sensor, CIS)、仿神經計算(Neuromorphic Computing, NC)、先進嵌入式運算(Advanced Embedded Computing, AEC)之SoC前瞻運算整合晶片。

分項計畫A的另一個目的是提早幫助台積電在前瞻領域硬體設計與晶圓製造鋪路，建構一個針對低功耗及高效能應用的硬體晶圓製造平台，並提出適用於下世代智慧類比運算晶片之製程參數以及適用於未來發展之設計流程(Reference Flow)。在未來Application-driven的趨勢下持續擁有前瞻視野並保持世界領先地位。

此計畫研究主題將與產業界密切合作，使得此計畫將有產業價值並提供具外溢性及擴散性之規劃，合作公司將使用此計畫之基礎研究、多元路徑探索之經驗，與通用型電路開發之基礎，延伸應用依各合作對象之需求，客製化符合其需要之專用電路。達到以此計畫為前瞻研究之基礎，與業界產學合作計畫為研究之應用，發揮「研究與應用」相輔助與加乘之效果。